CoWoS-S、CoWoS-R和CoWoS-L封裝技術在成本和良率上有何差異？

CoWoS-S、CoWoS-R 和 CoWoS-L 封裝技術的成本和良率差異分析

台積電的 CoWoS (Chip-on-Wafer-on-Substrate) 先進封裝技術旨在整合不同類型和製程節點的晶片，以縮短晶片間的溝通距離、降低延遲，並提升效能和功耗表現。CoWoS 主要分為 CoWoS-S、CoWoS-R 和 CoWoS-L 三種類型，它們的主要區別在於中介層使用的材料。

中介層材料與成本、良率的關聯

• CoWoS-S： 採用矽中介層 (Silicon Interposer)，這是台積電最早推出的 CoWoS 技術，也是目前生產中的主流類型。由於矽中介層使用矽穿孔技術，因此成本相對較高。此外，矽材料本身的特性較為脆弱，隨著封裝尺寸的放大，良率控制也變得更具挑戰性。
• CoWoS-R： 使用重分佈層 (Redistribution Layer, RDL) 取代矽中介層，旨在降低成本並提高封裝尺寸的彈性。RDL 中介層由聚合物與銅線構成，具有較高的彈性，因此在成本方面相較 CoWoS-S 更具優勢。
• CoWoS-L： 結合了矽中介層和重分佈層的優點，在局部區域使用矽中介層 (Local Silicon Interconnect, LSI) 串連晶片，其他區域則使用重佈線層，以提供高度靈活的整合能力。由於部分採用矽中介層，其成本介於 CoWoS-S 和 CoWoS-R 之間。CoWoS-L 可堆疊的 HBM 數量較多，適用於高效能運算應用。

總結

在成本方面，CoWoS-R 通常最低，CoWoS-S 最高，而 CoWoS-L 則介於兩者之間。在良率方面，較大的封裝尺寸和矽中介層的使用會增加 CoWoS-S 的挑戰，而 CoWoS-R 和 CoWoS-L 則通過使用 RDL 或局部矽中介層來提高良率。選擇哪種 CoWoS 技術取決於具體應用的需求、成本考量以及對效能和整合度的要求。