CoWoS、FOPLP和CoPoS之間有何關聯？CoPoS如何提高面積利用率？

CoWoS、FOPLP 與 CoPoS 的關聯性

CoWoS (Chip-on-Wafer-on-Substrate) 是台積電的先進封裝技術，透過將晶片堆疊於晶圓上再封裝於基板上，以實現 2.5D 封裝。FOPLP (Fan-Out Panel Level Packaging) 是一種扇出型面板級封裝技術，這兩種技術近年來在半導體界備受關注。CoPoS (Chip-on-Panel-on-Substrate) 則是一種將 CoWoS 面板化的新趨勢，結合了 CoWoS 和 FOPLP 的概念，旨在追求更高的面積利用率和提升產能。

CoPoS 如何提高面積利用率

CoPoS 的核心概念是將 CoWoS 「面板化」，將晶片排列在方形的「面板 RDL 層」上，取代原先圓形的「矽中介層 (silicon interposer)」，透過「化圓為方」的方式，提升面積利用率與產能。傳統的 CoWoS 使用矽中介層，由於晶圓是圓形的，在切割成方形晶片後會產生邊角浪費，而 CoPoS 透過使用方形面板，能更有效地利用材料，減少浪費，從而提高整體面積利用率。

CoWoS 的不同類型

台積電的 CoWoS 先進封裝技術共有三種類型：CoWoS-S、CoWoS-R 和 CoWoS-L。它們的主要差別在於中介層使用的材料：

• CoWoS-S: 使用矽中介層 (Silicon Interposer)，是目前主流但成本較高的類型，廣泛應用於 AI 伺服器晶片和高效能運算產品。\n* CoWoS-R: 使用重分佈層 (Redistribution Layer, RDL) 取代矽中介層，用於降低成本和提高封裝尺寸的彈性，主要應用於網通設備和邊緣 AI 等。\n* CoWoS-L: 結合了矽中介層和重分佈層的優點，局部區域使用矽中介層 (Local Silicon Interconnect, LSI) 串連晶片，其他區域使用重佈線層，提供高度靈活的整合能力，輝達的 Blackwell 系列晶片採用此製程。